（原标题：等离子蚀刻未来，三巨头的观点）
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等离子辅助蚀刻是过去 50 年来推动微电子行业取得空前进步的关键技术之一，这些进步通常被称为摩尔定律。正如摩尔首次指出的那样，通过几何级缩小半导体器件和组件、适当的器件和电路缩放以及更大的芯片尺寸，可以实现微电子电路能力的指数级进步。这些策略使得在硅片上封装更多半导体器件成为可能，从而实现经济效益。
为了能够生产使用各向同性湿法蚀刻方法无法制造的较小规模器件，并帮助保持摩尔定律从微米到最终纳米级尺寸，等离子蚀刻 (PE) 于 20 世纪 70 年代被引入微电子行业。本质上，PE 是一种在气体等离子环境中以定向和材料选择性的方式将光刻定义的抗蚀剂图案转移到形成集成电路的材料中的方法。这些材料最初主要是硅、二氧化硅、Si3N4和铝，但最近已扩展到元素周期表的许多元素。在这50年中，等离子蚀刻技术与光刻技术、薄膜沉积技术一起蓬勃发展，使半导体行业单位成本性能持续呈指数级增长，为数字革命和信息时代奠定了技术基础，对世界产生了重大影响。
进入新世纪后，传统的半导体微缩方法面临着挑战，无法为提高集成电路性能提供令人满意的解决方案。传统方法因引入新材料、3D 器件架构、量子器件和其他方法而得到增强。微电子行业的迅猛发展现在还必须应对重大的社会力量，包括相关能源使用的可持续性、温室气体排放和其他因素的问题。应对这些挑战将影响半导体器件和电路的生产，以及整个微电子加工方法。
微电子等离子蚀刻的未来将受到几个问题的驱动，包括随着基本硅器件极限的逼近，半导体行业不断变化的制造需求、半导体行业的劳动力限制、向更可持续的实践过渡和满足立法环境法规，以及在技术领域可以采取哪些经济措施。由于技术路径、监管环境和经济因素方面存在许多未知数，因此不可能对未来等离子蚀刻的所有方面进行明确的描述。
本文汇集了三大等离子蚀刻设备供应商（应用材料、泛林和东京电子）的专家对未来微电子等离子蚀刻需求的看法以及实现该技术的新方法的展望。
未来等离子蚀刻需求的行业前景
50 多年来，等离子蚀刻一直是半导体行业图案转移工艺中不可或缺的一部分。等离子蚀刻技术的进步在一定程度上推动了器件关键尺寸 (CD) 的不断缩小，从而使晶体管和存储器密度呈指数级增长。然而，近十年来，发生变化的不仅是器件面积密度，还有平面到 3D 器件架构的演变，包括逻辑中的堆叠式环绕栅极 (GAA) 器件和存储器中的 3D-NAND 器件。对这些复杂结构的图案化为等离子蚀刻带来了更多创新。
总体而言，业界已采用 EUV 光刻技术作为 193i 和深紫外（通常为 200-280 nm）光刻技术的后继技术，以推动 5 nm 技术节点及以后的 40 nm 以下间距特征（参见第 II B 节）。虽然 EUV 在单次曝光（SE）下可以轻松实现需要使用 193i 光刻技术进行多次图案化策略的尺寸，但 EUV 光源较弱（光子产量与 193i 相比低 14 倍），并且光刻胶（PR）存在机械强度低、灵敏度低、线边缘粗糙度/线宽粗糙度（LER/LWR）差等问题，对等离子蚀刻的图案转移提出了挑战。
EUV PR 是半导体行业新推出的众多材料之一，这些材料需要原子级精度和低损伤蚀刻方法。ALE是一种通过分离反应物吸附和蚀刻循环并可控制地一次去除一层材料来实现图案转移和选择性的原子级精度的方法。其他新型蚀刻方法也在探索之中。电子束产生的等离子体被用于多种方法中，以最大限度地减少高能离子的影响。中性束蚀刻已显示出良好的前景，方法是在等离子体和反应器之间插入带有孔径的碳板并过滤离子和 VUV 辐照。
最近有报道称，通过在惰性等离子体下方流动反应化学物质并生成具有超低能量的反应性自由基，可以通过自由基进行蚀刻和表面处理。
场效应晶体管 (FET) 器件从平面到鳍片再到环绕栅极的演变推动了等离子蚀刻技术的诸多创新。图1显示了 2 纳米技术节点及以下的前沿技术，该图为垂直堆叠的环绕栅极结构示意图，具有与源极/漏极 (S/D) 区域和后端 (BEOL) 金属互连的自对准触点。
图1
大约十年前，3D-NAND 取代了平面架构，并继续取得成功，因为字线堆叠从 24 层开始，现在已经超过 400 层。然而，蚀刻高纵横比存储器堆栈变得越来越困难。
改进等离子蚀刻的大部分工作是保持图案保真度、提高材料选择性和避免等离子诱导损伤 (PID)。除了这些任务之外，还要对越来越多的新材料系统进行图案化，并蚀刻沿 z 方向堆叠的许多设备元件。
半导体行业面临着许多等离子蚀刻挑战，但在本节中，我们将重点关注四个关键问题：EUV PR 图案化、新型材料系统的低损伤蚀刻、超越 Cu 的互连、用于自对准接触的 ALE 以及用于内存应用的高纵横比接触 (HARC) 蚀刻创新。
在最先进的 EUV PR 系统中，有几种策略可用于克服图案保真度差和 PR 选择性不足的问题。一种策略是使用 CS 气体进行等离子处理，其中 S 渗透通过 PR 表面硬化和平滑改善 LER，从而产生额外的 C=S 和 S=O 键。其他含硫气体（H2S、COS、SF6等）也被考虑用于改善图案化性能。
另一种策略是区域选择性沉积 (ASD) 方法，这是一种循环沉积和蚀刻过程。对于沉积步骤，传统上使用碳氢化合物形成气体（例如 CH4）作为前体；较新的方法使用原子层沉积 (ALD) 前体，例如双（叔丁基氨基）硅烷或二异丙基氨基硅烷。优先沉积发生在 PR 上，后续的 ASD 循环在蚀刻下层期间几乎不会导致 PR 损失。然而，ASD 方法速度较慢，找到最佳沉积/蚀刻周期并尽量缩短工艺时间至关重要。许多 ASD 工艺已经发表，并且有新的研究报告称，将进一步改善采用气相渗透的 EUV PR 图案化。
随着材料系统的图案化难度越来越大，低损伤蚀刻的应用也越来越多。例如，二维 (2D) 材料在未来设备中的技术前景光明。石墨烯和碳纳米管正在被考虑用于晶体管、互连线和传感器，而电子束产生的等离子体已显示出减少这些材料图案化损伤的优势。MoS2 、 WSe2和其他过渡金属二硫属化物材料被视为下一代晶体管，逐层 MoS2蚀刻已经通过 ALE 方法得到验证。低k 电介质用于通过增加电介质的孔隙率来减少极端规模互连线中的寄生电容，从而增加图案化过程中对等离子体损伤的敏感性。低温蚀刻已被证明可以减少等离子体引起的损伤。基于硫属化物的相变材料和选择器材料可用于下一代存储器概念，例如模拟 AI 和存储级存储器。
然而，为了使这些多元素合金正常发挥作用，必须保持特定的元素化学计量，并且必须解决导致元素重新分布和氧化/还原反应的等离子体诱导损伤。事实证明，无需破坏真空即可实现无卤素等离子体蚀刻和蚀刻后封装的策略可以减少等离子体损伤。
自从约 25 年前建立 Cu 镶嵌工艺以来，互连推动了电介质蚀刻发展的许多创新。随着我们继续将金属线宽缩小到 15 nm 以下，Cu 开始表现出越来越大的电阻，以至于考虑在同一尺寸上使用下面讨论的几种金属成为一种理想的选择。此外，Cu 扩散阻挡衬里的要求与线宽无关，因此与使用具有不同扩散特性的其他金属相比，Cu 的实际尺寸变得更小。镶嵌方法本身是针对 Cu 集成量身定制的，因为由于非挥发性卤素副产物的形成，Cu 极难干法蚀刻。选择替代金属为恢复互连的减成蚀刻提供了可能性。
正在考虑使用减成蚀刻的替代金属包括 Ru、W、Mo 和 Nb。由于Ru 很容易在基于O2的等离子体中蚀刻，因此已经进行了大量工作来评估它作为下一种互连金属。由于 RuO4具有较高的挥发性，Ru 的蚀刻后表面相对无氧化物，这对于 W、Mo 和 Nb 等其他金属来说是一个挑战。Co、Ir 和 Rh 也显示出作为低电阻率选项的前景；然而，干法蚀刻在这些金属中与 Cu 一样具有挑战性。Co化学气相沉积 (CVD) 工艺已经开发和集成，但文献中关于 Ir 和 Rh 蚀刻的报道很少。
更进一步，一种称为拓扑半金属的新材料可能会出现在未来的互连中。与传统金属相比，拓扑半金属表现出一种有趣的特性，即由于其表面态主导电流传导，其电阻率在 纳米线宽以下持续下降。各种合金，如 CoSi、NbAs、TaAs、TaP 等，正在研究中，但文献中关于拓扑半金属的图案化和集成的报道并不多。
在过去十年中，原子层蚀刻 (ALE) 已在半导体行业中得到应用，而自对准接触 (SAC) 蚀刻是从 ALE 方法中受益匪浅的一种工艺。SAC蚀刻是一种源极/漏极 (S/D) 接触图案化方案，通过在蚀刻到 S/D 区域时利用接触电介质和栅极间隔物之间的蚀刻选择性来解决错位问题。在 7 nm 以下逻辑器件中，ALE 是打开 SiO 2接触电介质时将低 k SiN x间隔物损失降至最低所必需的。在沉积步骤中，沉积在 SiN x间隔物上的聚合物比 SiO2厚，在激活步骤中，沉积聚合物的厚度差异用于蚀刻 SiO2而不蚀刻 SiNx间隔物。随着沉积-激活循环的增加，该工艺的选择性会提高，但产量会受到影响。业界对此作出了回应，通过开发设备改进来减少 ALE 循环之间的过渡时间（快速气体过渡、快速等离子点火、稳定等）并更好地控制离子能量。
存储器行业还面临着进一步的挑战。虽然器件的持续缩小提高了存储器性能，但蚀刻 HARC（如 VNAND 通道孔和动态随机存取存储器 (DRAM) 电容器）变得越来越困难。主要挑战是由于超高纵横比导致的深度负载和横向间距尺寸减小时的 3D 效应。蚀刻 HARC 结构的传统方法是增加到达蚀刻前沿的离子能量，这通过使用更高功率、更低频率（≤600 kHz）的射频 (RF) 偏压发生器和使用类似直流 (DC) 的矩形脉冲来实现。但是，由于掩模堵塞和发生器电弧问题，挑战依然存在，可以通过降低 RF 偏压占空比来解决，但晶圆产量会受到影响（图 2）。
图2
低温蚀刻是一种较新的策略，其重点是最大限度地增加传输到蚀刻前沿的自由基。第一代低温蚀刻使用 (a) 大量氢载气在电介质表面发生反应，与传统方法相比，减少了 C x F y、CH x F y和卤素气体，从而限制了掩模堵塞；(b) 低温（≤?20 °C），导致更多 HF 相关物质吸附在蚀刻前沿。然而，由于第一代方法仍然使用含碳气体混合物，因此掩模堵塞、轮廓变形和深度负载问题仍然是一个问题。第二代低温蚀刻通过直接使用 HF 气体消除了对含碳气体的需求。结合用于加速表面反应的含氟催化气体，对于 ～60:1 纵横比 (AR) 结构，蚀刻时间缩短了 ～50%。目前，下一代器件的 HARC 蚀刻工艺开发方向是结合最佳蚀刻化学（包括催化气体）和环境（晶圆温度、自由基密度、离子能量/密度）的方法，而不是施加更多的偏置功率。
在本节中，我们回顾了引入前沿逻辑和存储器技术的蚀刻创新。在逻辑方面，我们继续沿着金属氧化物半导体场效应晶体管微缩的道路前进，最终走向超越 CMOS 的概念。业界已经在通过自对准图案化方法堆叠 n-MOS 和 p-MOS 栅极环绕器件来探索更小的微缩。
此外，为了实现更低的功耗操作，正在探索超越 CMOS 的概念，例如负电容 FET、隧道 FET 和自旋 FET，从而带来新型材料（例如 2D 材料、多组分合金、超晶格）和蚀刻架构。因此，了解原子级工艺对于实现当前所需的精度水平至关重要，而这只能通过业界和学术界之间的持续密切合作来实现。
应用材料眼里的微电子等离子蚀刻的未来
等离子蚀刻是制造微电子电路的关键技术。自 20 世纪 70 年代问世以来，等离子蚀刻系统不断得到改进，如今已经能够经济地制造出关键尺寸为几纳米的器件和结构。然而，这种工程壮举只有使用高度复杂的蚀刻工艺才有可能。
如图3所示，半导体行业中的典型蚀刻配方可以包含 10 秒的步骤，其中许多步骤涉及多个射频源的脉冲以及从一种复杂化学反应到另一种复杂化学反应的重复转变。目标是在纳米空间和微秒时间尺度上控制图案化晶圆表面的等离子-表面相互作用过程。HVM 中等离子蚀刻的极限不仅取决于技术可行性，还取决于我们经济地管理蚀刻工艺复杂性的能力。
我们认为，等离子蚀刻的未来取决于我们如何了解纳米和微秒级等离子体表面相互作用过程的动态，如何精确地控制这些表面过程，以及如何更好地利用等离子蚀刻设备上的实时信息来实现这种控制。
图3
在用于控制等离子体蚀刻工艺动态的众多方法中，射频脉冲（RF pulsing）已被证明是最重要的方法之一。现代蚀刻设备上使用多个射频源来产生等离子体并控制电子和离子特性。通过在不同电平之间脉冲这些射频源（包括关闭它们），可以在不同的蚀刻和沉积方式之间快速转换。射频脉冲允许人们在毫秒时间尺度上定制离子能量和角度分布函数 (IAEDF) 以及晶圆表面上的中性/离子通量。定制电压波形能够在更快的时间尺度上控制这些特性，包括 IAEDF。通过在蚀刻步骤之间改变蚀刻气体，如在原子层蚀刻中所做的那样，人们可以进一步控制等离子体特性，尽管时间尺度较慢。图3说明了 HVM 中典型蚀刻工艺的复杂性。
现代等离子蚀刻设备配备多种射频电源和气体，因此可以设计无数种脉冲方案，并对蚀刻特性进行精细控制。这种工程设计取决于我们对高纵横比特征内部等离子体表面相互作用过程动力学的理解，即使对于简化的工艺控制，这种理解也只是初步的。多个射频源的脉冲需要对更多控制参数进行快速闭环控制。射频系统还需要能够处理阻抗差异很大的等离子体之间的频繁转换。一个主要挑战是，当多个射频源脉冲时，由于交叉相互作用，等离子体动力学变得越来越复杂。
由于我们对特征内等离子体表面过程的基本理解相对粗糙，大多数等离子体蚀刻工艺开发都是通过反复试验完成的。由于对蚀刻过程的动态了解甚少，工艺工程师通常依赖于蚀刻后的微观和表面分析数据。这需要辅以基本的物理和化学知识，但这些知识通常仅适用于简单情况或平面薄膜。有关蚀刻过程的动态信息通常只能从间接传感器（如光学发射光谱 (OES)）获得。
3D 结构的蚀刻依赖于与等离子体中的离子、自由基、电子和光子接触的表面上的许多基本过程之间的微妙平衡。这些过程包括化学吸附、物理吸附、溅射、反应离子蚀刻、溅射、化学蚀刻、表面扩散和体扩散。由于等离子体蚀刻通常在涉及多种材料的狭窄结构内进行，因此表面的不同部分会经历来自等离子体的不同物质混合物以及这些基本表面过程的不同组合。
需要更好地了解这些过程对重要材料和化学物质以及窄结构内带电和中性物质传输的动态影响。晶圆温度（低温173 °C (<0°C) 和数百°C）已被证明是控制蚀刻特性的重要参数。我们对低温等离子体表面相互作用过程的理解需要改进。此外，半导体行业一直在寻求能够更好地控制特征内蚀刻和沉积的新化学物质。
由于等离子体-表面相互作用过程的复杂性以及蚀刻过程中狭窄特征内发生的动态的不确定性，等离子体蚀刻模型尚未达到可用于设计蚀刻工艺的阶段，除非进行大量实验指导的模型调整。最广泛使用的方法从具有许多自由参数的假设等离子体-表面相互作用机制开始，并通过求解微分方程或基于粒子的蒙特卡罗技术来演化表面。
理想情况下，使用模型-实验比较在宽参数范围内调整自由参数。然而，实验成本高昂，模型中可能有许多自由参数。因此，蚀刻机制在验证参数范围之外不是唯一的或不一定有效的。这些模型确实允许模拟 3D 结构内的蚀刻并探索底层物理和化学，但它们缺乏可预测性。接下来是等离子体-表面相互作用的分子动力学 (MD) 模型。MD模型更基于基础，但它们需要更彻底地针对实验进行测试，并且由于其计算成本高昂，因此仅限于小领域。等离子蚀刻的 MD 模型需要扩展到更广泛的材料和物种，并用于模拟图案化表面。基本量子化学方法目前仅限于具有少量原子的结构，通常仅用于检查没有高能离子或电子的表面上的化学过程。
由于等离子蚀刻反应器内的环境恶劣，需要严格控制污染物，因此可用于蚀刻室的实时传感器范围有限。大多数传感器都是外部的，例如 OES 和 RF 测量。原则上，这些传感器包含有关蚀刻晶圆表面等离子体和动态的宝贵实时信息。然而，这些传感器的数据与表面工艺间接相关，从这些数据中提取有价值的蚀刻相关信息并非易事。OES 用于终点检测和 RF 用于阻抗匹配的用途已经很成熟，但了解使用生产兼容的传感器可以了解更多有关表面实时变化的信息是很有价值的。改进的传感器功能增加了必须校准和监控的额外数据流，在某些情况下，数据流的数量是前几代的两倍。图4显示了蚀刻工具上可用数据的增长情况。
图4
基于人工智能的工具具有普遍的前景，但缺乏对等离子体表面动力学的机械理解，而这与传感器输出有关。能否在此开发中使用替代人工智能方法？
开发和分析替代传感器（而不是增加传感器）的需求可以通过提供更简单的方法来表征等离子体相互作用，从而有助于降低复杂性。瞬态体等离子体状态的三维诊断为脉冲等离子体中的等离子体动力学提供了有用的见解。为实时控制提供类似信息的 HVM 兼容诊断目前还缺乏，但会很有用。基于模型的预测算法的需求对于关闭超过闭环响应的控制系统与需要使用可以先发制人地转换等离子体状态的开环系统之间的桥梁非常重要。
等离子蚀刻反应器中的恶劣环境使得选择面向等离子的材料和涂层变得至关重要。这些表面充当蚀刻和沉积物质的储存器，也可能是污染源。对于先进的蚀刻应用来说，仔细管理这些表面至关重要，因为这些应用对缺陷和运行间变异性的规格要求很严格。在开发用于等离子蚀刻室的新材料和涂层方面，人们不断取得进展，尤其是对于缺陷管理至关重要的逻辑应用。
随着 3D 设备和不断缩小的 CD 的普及，向特征内的蚀刻前沿供应高能离子和中性自由基变得越来越困难。保持生产力的主要方法是增加 RF 功率，从而产生具有更多高能离子的更高等离子体密度。然而，这种趋势是不可持续的。仔细研究等离子蚀刻反应器中的功率使用方式以及如何提高蚀刻工艺的效率非常重要。向低温蚀刻的转变进一步增加了能源需求。部分效率改进将来自优化蚀刻工艺和迁移到允许更高效蚀刻的气体。然而，研究更好的 RF 放大器设计也会有所帮助。增加 RF 脉冲复杂性通常需要使用更动态的功率放大器，这些放大器通常功率效率较低，效率降低 20% 以上，阻碍了相互冲突的绿色计划。蚀刻传统上依赖于许多具有高 GWP 的气体。探索具有较低GWP的替代气体非常重要。
随着器件尺寸和临界膜厚度接近纳米范围，常用射频等离子体源中离子造成的损伤（即使没有外部偏压）也会成为许多应用的限制因素。因此，研究等离子体源（如电子束产生的等离子体）很有用，因为其中离子能量较低。仅依赖自由基（例如从远程等离子体源获得的自由基）的蚀刻工艺可以提供高选择性，并且很受关注。此外，应探索用于蚀刻的替代能量输送方式，例如使用电子和光子。
泛林眼里的微电子等离子蚀刻的未来
半导体技术（包括大批量制造）的战略重要性和经济价值已得到广泛认可。具有竞争力的大批量半导体制造的关键是工艺设备机械。蚀刻与光刻（摩尔定律的传统技术驱动因素）一样，都是新技术实现的关键。蚀刻和沉积通过收缩、双重图案化、高纵横比蚀刻和填充以及全栅形成，使图案化超越了光刻的波长限制。
在过去的 40 年里，蚀刻中的某些挑战一直没有改变：选择性、轮廓控制、晶圆级均匀性、特征级均匀性、产量、缺陷率和总体拥有成本 (CoO)。随着器件尺寸、材料和结构都在不断发展，对这些挑战的解决方案也发生了变化（图 5）。现在需要在特征级和晶圆级上都达到原子级精度。随着每个新节点的出现，制造器件的步骤数量都在不断增加。随着复杂性的增加，解决问题的时间和成本也随之增加。这些都不是好趋势。对环境可持续解决方案的额外要求使挑战更加艰巨。
图5
对于选择性，好消息是 ALE 和 ALD 已经成熟到可以用于大批量生产的程度。原则上，通过自限性反应可以实现非常高的选择性。但是，要达到该极限，必须牺牲产量，因此需要牺牲 CoO。ALE 的另一个挑战是控制反应器壁上的反应物通量：即使在每个表面改性步骤后将反应器抽空，从壁上解吸的残留气体也会导致意外蚀刻，并丧失自限性行为和选择性。不精确的离子能量控制也会导致选择性降低和表面粗糙度增加。需要对原子层蚀刻进行更多研究。我们能找到更好的自限性反应材料系统吗？我们能找到更好的解决方案来管理反应器壁污染和排气吗？如何缩短 ALE 循环时间？更小的体积和更高的流量能否提供更高的产量，而不会导致更大的晶圆级不均匀性？
轮廓控制仍然是一个持续的挑战，但对于高纵横比结构来说尤其困难。在 3D NAND 中，纵横比接近 100:1。为了解决高纵横比问题，业界实施了脉冲等离子体处理，以更好地控制离子能量和角度分布。脉冲可以独立控制离子和中性通量，这有助于选择性和轮廓控制。更高的电压是另一个趋势，预计会继续下去，但这种趋势只会加剧等离子蚀刻的能量强度。我们也可以定制所施加的波形以锐化和调整离子能量分布函数。这项技术现在才刚刚实现。
与波形整形和更高电压相伴的是低温蚀刻的重新引入，其使用可以简化化学反应，同时为高纵横比特征引入新的反应物传输机制。低温处理与波形整形和高电压的工程挑战不容小觑。还需要对机制和化学进行更多的基础研究。现在，随着栅极全环绕 (GAA) 结构的出现，我们面临着所谓的“垂直”蚀刻的一系列新挑战，其中蚀刻向下发生，然后以直角向左和向右发生，如图6所示。在没有离子轰击的协同优势的情况下，当蚀刻垂直时，如何以高选择性实现尺寸控制？即使有了本质上具有选择性的新化学方法，如果没有离子轰击，行业将如何应对去除可能导致阻塞蚀刻缺陷的表面污染的挑战？
图6
对于特征尺度的均匀性，脉冲等离子处理的出现和蚀刻过程中离子/中性通量比的控制已被证明是非常有价值的。随着原子层和低温蚀刻，纵横比相关蚀刻的极限不断扩大，工艺窗口也不断扩大，尽管要求变得越来越严格。然而，对于晶圆级均匀性，业界长期以来一直在努力解决边缘问题：有限的晶圆尺寸不仅会导致电势不连续，还会导致晶圆边缘的化学势不连续。解决这个问题的策略总是需要权衡，因为每个物种对不连续性的反应不同。解决方案也会对成本产生不利影响：例如，为了保持对 2 毫米边缘排除的精确控制，边缘环需要经常更换。通电和控温的边缘环提供了更好的控制和更长的零件更换间隔时间，但成本更高。可自行维护的机器的出现，即在真空条件下由机器人更换边缘环，为产品成本不断上涨的趋势提供了缓解。
鉴于器件技术的趋势——原子级精度、3D 架构、复杂器件结构——需要大幅提高晶圆厂的生产率。虽然人们很容易认为更大的晶圆尺寸可以解决这个问题，但将行业从 300 毫米转向 450 毫米的徒劳尝试表明，这种解决方案并不乐观。相反，行业必须转向具有自我意识、自我维护和自适应能力的设备组。未来的晶圆厂将“熄灯”，具有前所未有的工具可靠性。机器人将执行例行维护，从而减少变化性，并提供更可靠的工具恢复生产。将今天的设备组转变为可以完全由机器人维护的设备组需要做大量工作。
在这个创新步伐不断加快的世界中，为了应对这些挑战、更严格的要求和更大的复杂性，需要一种新的研发模式。研发通常从在约为生产工具十分之一大小的反应器中测试大约是整个晶圆的五十分之一的小试样开始。这种小型化通过使用可互换的化学品输送、硬件、软件、控制和材料部件，使实验成本降低 10 倍以上，并提高灵活性。然而，将此类系统的结果扩展到大批量生产系统尚不十分清楚，因此并不容易实现。在实践中，对于最具挑战性的应用，将结果从一片芯片转化为整片晶圆可能需要一年以上的时间。然后，必须再次将结果从一片晶圆扩展到多片晶圆，从一个腔室扩展到多个腔室。
为什么一个学习周期要花这么长时间并且花费这么多钱？这个周期包括提出假设、设计实验来检验假设、执行实验和分析结果。蚀刻和沉积工艺的瓶颈通常是基于电子显微镜的计量，而这种计量具有破坏性、成本高昂且耗时。对于大多数蚀刻工艺开发，需要运行一系列部分蚀刻才能了解轮廓演变，从而进一步增加了一种工艺条件所需的图像数量。工程师通常要到第二天才能看到实验结果。此外，这些工程师通常会批量运行四到十个实验，以利用有限的工具时间并弥补计量周转速度慢的问题。即使其中一个实验获得了回报，最终结果也是成本更高、浪费更多。
相反，想象一下，我们拥有一种具有原子级分辨率的计量技术，使我们能够实时测量蚀刻或填充 10 纳米以下孔或沟槽时轮廓（而不仅仅是深度）的变化。1学习周期将大大减少，解决问题所需的实验次数也将大大减少。工程师将能够实时观察工艺变化的结果。我们估计实时计量技术可以将实验成本和时间减少 100 倍以上。
即使有了实时计量和其他降低成本的创新，物理实验室也总是昂贵的。重要的是通过捕获和管理在开发反应堆及其中运行的工艺过程中生成的数据来利用这些昂贵的物理资产投资。然后可以使用这些数据来校准基于物理数据的混合模型，进而可以使用这些模型来查找和/或扩展工艺窗口，并以与物理实验相比更低的成本和时间从小规模扩展到大规模。
类似的方法可以应用于技术堆栈上下游开发的每个方面。想象一下，每个工具、每个流程和每个集成都有一个虚拟表示，比单独的物理资产网络更容易访问。这种虚拟化可以实现众包解决方案。为了建立更好的模型，我们需要更多关于反应性物质（带电和不带电）与材料表面以及等离子体环境中彼此相互作用的基础数据。我们需要研究和了解在更广泛的温度和其他工艺条件下在表面上传输和反应的机制。
虚拟环境还可以充当廉价而安全的训练场，在现实世界进行实验之前，可以淘汰前景不佳的想法，从而提高实验室和试验线的生产力。请注意，实验方法的进步（例如实时计量）只会加快新数据生成的速度和虚拟实验室的成熟度。我们估计这种方法的潜在成本节省是巨大的。当然，物理实验室中的真实实验仍然至关重要，因为它们构成了基本事实。我们希望使用更少的真实实验来实现相同的输出，使用更少的资源，从而在促进可持续发展的同时降低成本和时间。
东京电子眼里的微电子等离子蚀刻的未来
硅片上 CMOS 特征尺寸的不断缩小一直是一代又一代晶圆加工设备 (WPE) 和众多工艺创新的稳定驱动力。WPE 供应商在微电子行业中的作用一直是以最低成本实现最高性能的扩展。随着我们进入后 Dennard 缩放3时代，严峻的挑战不断出现，危及许多传统的基于等离子体的工艺。对“晶圆厂就绪”技术突破的需求是前所未有的。
成功的工业蚀刻应用通常会在正确的时间出现，以利用现有概念解决正确的扩展挑战。WPE 供应商在当前生产节点之前启动工具开发周期 2 个技术节点，通常从改进已证明成功的腔室开始。尽管所应用的原理是通用的，但等离子蚀刻挑战是移动的“目标”，它会随着节点的不同而变化。对于 WPE 供应商来说，了解、满足和预测集成设备制造商和制造厂 (Foundries) 规划的未来节点的硬件和工艺需求至关重要。有时蚀刻概念可能超前，而有时“过时”的想法可能会在新的应用中卷土重来。正是蚀刻相关技术的不断创造和积累，使 WPE 供应商能够满足不断变化的需求。
这种开发周期的一个例子是磁增强等离子体在电介质蚀刻中的应用。磁控等离子体的想法可以追溯到 1939 年；然而，直到 20 世纪 80 年代末，磁增强 RIE (MERIE) 才开始在蚀刻应用中受到欢迎。这是因为它能够在不需要过大偏置电压的情况下产生高等离子体密度，从而提供高蚀刻速率 (ER) 和低材料损伤。当关键尺寸在μ m 到亚μ m 范围内时，MERIE 的高蚀刻速率（通常以微米/分钟 ( μ m/min) 为单位）是提高吞吐量所必需的。为了减轻磁感应漂移，工业 MERIE 工具设计有振荡磁场，例如东京电子动态资源管理 (TEL DRM) 腔上的旋转磁体。在过去十年左右的时间里，MERIE 逐渐消失，主要是因为 CD 的缩小使得μ m/min ER 变得没有必要。然而，外部磁场为控制等离子体带来了更多的自由度，并且这个概念可以被“回收”并重新应用于未来的应用中的均匀性和轮廓控制。
工业等离子蚀刻面临的挑战源于缩放（见图7）。首先，对于 XY（平面）缩放，基于等离子的图案化开发主要受极紫外 (EUV) 光刻和套刻的采用。据报道，在 EUV 光刻中，分辨率、曝光剂量和缺陷控制之间存在三角权衡关系。如果确定另外两个，则必须牺牲三者之一。由于 EUV 光刻的光学限制和低剂量吞吐量要求，要求等离子蚀刻减轻源自 EUV 图案化的缺陷，例如 LER 和随机印刷错误（浮渣、破损）。
有前景的技术包括通过等离子体中的能量或反应性物质进行抗蚀剂硬化、通过基于等离子体的沉积-修整循环修复印刷错误、以及使用能量物质直接去除浮渣。此外，金属化合物 EUV 光刻胶的最新进展，以及其在灵敏度和分辨率方面的显著改善，也需要创新的等离子蚀刻工艺。其次，对于 Z（垂直）缩放，3D 设备架构的出现需要蚀刻室来解决 HAR 结构固有的传输问题。例如，在 3D-NAND 存储器应用中，传统蚀刻工艺通常受到 HAR 区域低 ER 的限制。蚀刻工艺的范式转变，允许在 HAR 区域实现高 ER 而不牺牲轮廓，这是人们所期望的。到目前为止，低温等离子蚀刻已显示出巨大的前景，正如 Kihara等人在 300 毫米生产工具上所展示的那样。最后，在架构层面，处理器、存储器和其他集成电路的 3D 异质集成需要 TSV/电介质通孔蚀刻和等离子激活表面键合工艺的创新。
图7
控制和优化等离子蚀刻工艺需要了解等离子体和材料表面。等离子蚀刻工艺本质上是一种表面现象，涉及来自等离子体的中性粒子、电子、离子和光子的多组分混合物。不幸的是，生产工具上没有“ER”、“选择性”或“均匀性”等物理旋钮。用户必须将硅上的这些工艺指标转换为工具输入变量，例如功率、压力、流速等。这种转换从来都不是简单的，因为等离子体输送的各种物质的类型、剂量和能量往往是纠缠在一起的。平行板配置中的简单化学分析模型确实存在，但当应用于复杂的几何形状和反应性气体环境时，它们的预测准确性会降低。缺乏足够的气相（等离子体）和表面化学反应数据库也使数值建模具有挑战性。通常，工艺工程师会回归经验方法和直觉来优化工艺。随着硬件复杂程度和原子级工艺公差的不断提高，通过改变工具参数进行强力开发已不可持续。
先进的诊断不仅为理解等离子体和表面的机制提供了必要的数据，而且为生产监控和控制提供了手段。
首先，在设备设计层面，诊断对于理解等离子体的产生和特性是必需的。良好的腔体设计应通过解耦的输入变量来控制等离子体的特性。一个这样的例子是电容耦合的电感耦合等离子体 (ICP) — 在一定程度上，源功率控制离子通量，而偏置功率控制离子能量。诊断在提供实验数据和模型验证方面发挥着至关重要的作用，尤其是对于新型等离子体产生方式，例如先进的脉冲和非正弦波形。测量晶圆表面上的电子和离子密度、电子能量分布函数、时间分辨离子能量和角度分布函数非常重要。
其次，在工艺开发层面，了解复杂化学反应中性物质和离子的密度及其在晶圆上的通量非常重要。还需要能够提供纳米和亚纳米级结构和化学信息的形态和表面表征方法。这些数据与适当的模型相结合，可以缩短学习周期并加速硬件和工艺创新
最后，在生产监控和控制层面，可以提供晶圆加工和工具稳定性信息的等离子体和表面诊断非常重要，例如蚀刻终点、电弧检测、壁面退化、晶圆上的粒子计数和腔室指纹识别。为了避免腔室污染和干扰生产，监控诊断必须是非侵入式的。
其次，专门构建的的实验装置能够产生特定能量的中性粒子、离子、电子和光子束，再加上适当的表面分析方法，可以深入了解等离子体-表面相互作用以及表面建模所需的数据。早期的束流实验提供了关于活性物质如何与表面相互作用的开创性知识，这些见解仍在积极应用于当前的工艺设计中。这种实验的现代化版本可以将笨重的等离子体混合物分解成其成分，有助于了解活性物质对表面的单独和综合影响。最近一个例子是由 Lin等人进行的，他们分离了电子束并研究了 CF4/O2远程等离子体的电子诱导蚀刻。然而，束流实验通常研究稳定状态下的表面相互作用，应仔细研究其在解释脉冲等高度动态蚀刻过程的结果中的直接应用。
此外，等离子蚀刻领域的许多最新突破在一定程度上可以归因于中性束、离子束和电子束的正交控制。例如，基于等离子的 ALE 将反应性中性束输送和高能离子轰击分为一个两步循环，从而提供了前所未有的蚀刻选择性和均匀性。在蚀刻室中引入沉积工艺也可以理解为对中性束进行单独控制。TEL 的直流叠加电容耦合等离子技术利用高能弹道电子来硬化 EUV 抗蚀剂并减轻图案缺陷。各种脉冲方案在一定程度上也会调节输送到表面上的反应性物质的通量和能量。有许多未开发的反应性物质束，例如光子、气体团簇离子束、外延束 ，它们可以显著提高等离子蚀刻的性能。
建模和仿真已被证明能够有效提供对等离子体和表面过程复杂行为的洞察和机制理解。它们在弥合特征蚀刻指标（ER、选择性等）与硬件/工艺输入变量（功率、流速等）之间的知识差距方面的作用对设备供应商来说非常有价值。
为了在更大范围内实现这一目标，并最终加速工艺开发，需要同等重要的等离子体和表面建模方面的进步。尽管人们经常提出将模拟条件（具有解释价值）与实验相匹配的崇高目标，但我们发现，由于计算成本过高和/或基本数据可用性，这种情况很少存在。到目前为止，大多数模拟都是由专家使用为特定应用构建的软件针对特殊情况执行的。
为了增加工业采用率，物理模型、源代码和高性能计算硬件需要与不断变化的半导体行业同步发展。新材料和气体化学物质的不断引入也要求及时提供相应的数据，例如气相中的截面/速率和表面的原子间势。连接不同长度和时间尺度的多种模拟工具的组合可能会提供从工艺旋钮到晶圆上和潜在的设备结果的缺失关联。然而，在这样的系统中，误差通过长链模型的传播需要研究和妥善解决。
大规模生产需要成功的等离子蚀刻工具和工艺在数千片晶圆上均匀、稳定、可重复地运行，同时将性能漂移和工具停机时间降至最低（图 8）。加工设备引入的颗粒和异物会导致随机产量损失，因此应密切监测和限制。由于其高度腐蚀性，加工等离子体会不断消耗腔室部件，如壁、卡盘和聚焦环，最终将需要更换。出于这些原因，硬件设计还需要考虑材料兼容性、热/温度管理、射频功率的产生和传输、阻抗匹配、电磁干扰控制、制造公差、可维护性等。我们不提供详尽的清单，但指出了一些当前和未来的方向：
1、实时过程控制：可以实时监控蚀刻性能漂移的先进诊断技术，以及可以相应调整相关工具参数的复杂算法；
2、智能工具可以监控零件消耗，并在不破坏真空的情况下自动执行补偿和/或零件更换——对过程日志元数据进行机器学习可以成为一种高效的方法；
3、通过提高良率、延长零件寿命和减少洁净室占地面积来降低每个晶圆的运行成本；
4、降低工具升级成本：与最近几代产品兼容的模块化硬件系统，可轻松升级；
5、集成先进的沉积方法，包括 ALD、CVD 和蚀刻工具上的外延生长；
6、可持续性：减少温室气体排放的工艺和减少氦气和能源消耗的硬件——我们必须采取整体效率观并考虑整个供应链而不是一两个单独的因素。
图8
在等离子蚀刻发展的现阶段，本节提到的许多挑战是供应商、IDE/代工厂和学术界共同面临的。通过有效的领导层协作，确定共同的问题，例如基本数据、诊断、射频发电机、替代蚀刻气体和高效的模拟框架，有望提高生产力并加速所有人的开发。
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